世界半導体業界の現状（メモリーIC）

桑原経営戦略研究所　桑原　靖

　今回は前回積み残してしまった、メモリーICの技術トレンドを分析し、それら製品を生産及び使用する企業の動向を確認したいと思います。6月2日に発表された最新のWSTS世界半導体市場統計の2026年春季予測では、メモリーIC市場は2026年に前年から3.5倍の驚異的成長を遂げて、8,039億ドルとなる見込みです。2026年のロジックIC市場は4,114億ドルと予想されているので、メモリーIC市場は追い抜くだけ留まらず、市場規模がロジックICのほぼ2倍になると予測されています。2027年も成長を続け、メモリーIC市場単独で1兆ドルを超えると予想されるほどの大きな市場となります。このメモリー市場の驚異的成長は、2025年12月のWSTS秋季予測で、2026年の半導体市場全体の成長を前年比26.3％増の9,755億ドルとしていた予測を、89.9％増の1兆5,112億ドルに引き上げる大幅な上方修正の原動力となっています。このメモリーIC市場の驚異的な成長は、データセンター投資の増加が継続することに加えて、AI向けサーバー等のメモリーIC搭載量が急増するためと言われており、2026年の総ハイパースケーラー資本支出の約30%を占めると推定されているほどです。これに加え、PC、スマホ、車載向けメモリーICの搭載容量も増加しています。メモリーICの主要製品であるDRAMは、生産できる企業が限られているだけで無く、生産能力の短期的急増も期待できない事から、当面は供給不足状態となり、価格の高騰も想定されます。

　DRAMは処理中のデータやプログラムを0と１の組合せで記憶します。その1ビットは、図1にあるように、基本的に1つのトランジスタと1つのコンデンサ（キャパシタ）のセルで構成されます。ワード線でスイッチするトランジスタと、電荷を溜めるコンデンサをビット線につなぎ、コンデンサに電荷があれば「1」、なければ「0」として記憶します。現在の先端DRAMのDDR5^※1であっても、1ビットを記憶する最小単位のセル構造は基本的に同じです。従来はプレナー型セルで平面にコンデンサ部分を作っていましたが、限られた面積でできるだけ大きな容量にするために、三次元的な構造が工夫され、スタック（積み重ね）型セルとトレンチ（塹壕）型セルのコンデンサ構造が開発されました。90年代の初期世代DRAMでは、IBMなどがトレンチ型、日本・韓国などがスタック型という流れが強く、世代が進むほどスタック型が主流になりました。現在の高密度DRAMセル構造で残ったのはスタック型とされており、トレンチ型は一部メーカーで限られた製品へ使用される方式となっています。極めて高いアスペクト比（縦横比）のキャパシタ形成技術や、高度なエッチング技術が鍵になっているため、「Samsung」「SKhynix」「Micron」の３社はセル形状やトランジスタの詳細構造を公開していません。メモリーICでもEUV露光を使用することにより、微細回路を形成するための多重パターニングの削減や、線幅精度の向上が可能になり、先端DRAMが現実的なコストで量産できるようになっています。

^{※1：DDR：Double Data Rateの略で、同じクロックでも、データを2倍のタイミングでやり取りできるメモリー方式。従来のSDRAMはクロック信号の立ち上がりでだけデータ転送するが、DDRは立ち上がりと立ち下がりの両方で転送。これによって、実効的な転送速度が2倍になる。}

　現在、最先端DRAMとされるのは“10nmクラス”と呼ばれ、具体的な寸法を表記せず、世代毎に区切って呼ばれています。10nmクラスの第1世代が“1x nm”で、現在は第6世代“1γ(c)nm”まで進んでいます。「Samsung」「SKhynix」「Micron」など大手各社が、14nmクラス以降のDDR5の“1α（a）”、“1β(b) ”、“1γ世代”でEUV露光を量産工程に導入しています。10nmクラスというのは、ロジックの3nm等とは定義が違い、実寸の線幅が10nm台あたりのDRAM向けプロセスの総称というイメージです。DDRは、OSやアプリを高速で動作させるための役割を担っていて、CPUとストレージの間でデータを一時的に置いて、高速に読み書きするので、PC全体の動作速度に大きく影響します。容量が多くて速いほど、同時にたくさんの作業をストレスなくこなせます。現在のDDR5になると、容量は64Gbにまで大きくなり、動作速度が9,000Mbps前後まで高速化されています。このDDR5の規格は2018年前後に完成し、2019年ごろからサーバー向けなどに出荷が開始され、一般PC普及の始まりは2021〜2022年ごろでした。市場でのDDR5移行期が2023〜2024年で、主流になってきたのが2025年後半〜2026年前半と言われています。

　現在「Samsung」「SKhynix」「Micron」の3社でDRAMのほとんどを供給しており、とくに「SKhynix」は後述するHBMで6割前後の高いシェアを持つとされます。この3社の状況を、まずは「Micron」からみていきましょう。

　「Micron」はスループット7,200MT/sのDDR5第5世代1βを、データセンターやPC向けに広島工場などで量産出荷中ですが、次世代DDR5の1γへの移行を進めています。「Micron」の1γはEUV露光装置を使用し、微細なパターンを実現し、トランジスタのサイズを縮小して、DRAMチップを小型化しています。その結果、1γ　16Gb DDR5製品は、1β　16Gb　DDR5製品と比較して、ウエハあたりのビット密度が30%以上向上しています。 また、1γでは「Micron」の次世代のHigh-Kメタルゲート^※2を活用し、トランジスタのパフォーマンス向上を実現しています。これらの新しい技術の導入により、1γ　16Gb　DDR5は、最大9,200MT/sのスループットを達成すると同時に、従来ノード比で20%以上の消費電力削減も実現しています。日本でも広島拠点にEUV装置を導入し、1γノードの生産を進める計画を公表しており、日本国内でも最先端DRAM製造が行われる予定です。

^{※2：トランジスタで使われる高誘電率絶縁膜（High-K）と金属ゲートを組み合わせたゲート構造のことで、物理的な膜厚を厚く保ちながら、電気的には薄い膜と同等の性能を実現し、リーク電流を抑えます。}

　「SKhynix」は2024年8月に10nmクラスの16Gb DDR5第6世代1cを開発したと発表しました。「SKhynix」も1c DDR5で「Micron」同様の技術革新を通じて生産性を30%以上向上させただけでなく、スループットは前世代から11%向上し8,000MT/sに達しました。電力効率も9%以上向上させて、データセンターの電力コスト削減に貢献しています。

　「Samsung」のDDR5世代は、14nmクラスEUV DDR5で始まり、続いて2023年5月に業界最先端の12nmクラスのプロセス技術を用いた16Gb　DDR5の量産を開始したと発表しました。現在は12nmクラスが主力の先端DRAMノードになっており、サーバーやAI向けの高性能メモリー市場を狙ったハイエンド品で、同社のHBMと並ぶ収益源となっています。新しい12nmクラスDDR5 DRAMは、スループット7,200MT/sを実現し、消費電力を最大23%削減し、ウェハの生産性を最大20%向上させます。

　昨今のメモリー市場で重要になるもう一つの技術は、図2にある高帯域幅メモリーHBM（High Bandwidth Memory)です。HBMはJEDECで標準化された3D積み重ねDRAM技術であり、物理的に近くに接続された論理チップ(通常はGPUやAIチップ)に非常に高いメモリー帯域幅と優れた消費電流を提供することを目的としています。HBMは、スルーシリコンビア(TSV)を用いて、ベース/バッファチップの上に複数のDRAMチップを垂直に積み重ね、その後、シリコンインターポーザーやその他の高度なパッケージ基板を介して動作する広幅並列インターフェース(HBM1からHBM3eまでは1024ビット、HBM4からは2048ビット)でホストプロセッサに接続します。最初のHBMの標準は2013年10月にJEDECによって発表され、商用HBM搭載製品は2015年6月に発売されました。HBMは現代のAIアクセラレータ時代を象徴するメモリー技術となっており、「NVIDIA」「AMD」その他ほとんどのベンダーが使用しています。DRAMチップを垂直に積み重ね、非常に広いバスを使用することで、HBMは高速DRAM（GDDR：Graphics Double Data Rate SDRAM）や低消費電力DRAM（LPDDR：Low Power Double Data Rate）の代替品として、帯域幅を大きく広げ、ビットあたりの消費電力を抑えつつ、コストとパッケージの複雑さを大幅に削減します。

　初代のHBMから進化を重ねて、現在はHBM3eがAI向けGPUやアクセラレータの主流で、2024年〜2026年にはAIサーバーの中心メモリーという位置づけになりました。HBM3eはJEDECで2024年に最終決定されており、「SKhynix」は2024年3月にHBM3eの量産を開始し、その後2024年9月には1スタック（積層）あたり36GBの HBM3eの量産を発表しました。2025年4月にJEDECが標準仕様を決めたHBM4は、スタックあたりのインターフェースが1024ビットから2048ビットに倍増し、標準的なスループットが1スタックあたり2TB/sに達します。これにより、HBM4はHBM3eより性能が60％向上し、20％の消費電力の削減が確認されていると言われています。

　「SKhynix」「Samsung」「Micron」の業界ロードマップは、2026年から2027年にかけて、その次の世代HBM4eの導入を予定しており、スループットのターゲットは2.5〜3TB/sに向上するとされています。こうして、非常に高い帯域幅を持つメモリー技術で、その広帯域幅はメモリーとプロセッサ間でのデータ転送速度を飛躍的に向上させることを可能にしています。加えて、HBMはチップをすぐ近くで短い配線でつなぐため、同じ帯域をDDRで実現する場合に比べて、データ転送あたりの消費電力を大きく抑えられます。HBM3eでは最大で12層のDRAMチップが積層され、次世代のHBM4では16層に達します。この積層技術により、従来のメモリーと比較して大幅な省スペース化も実現し、同じ基板サイズでも大容量化と高性能化を両立しています。

　このHBMスタック自体を作っているのは基本的にメモリーメーカーで、HBMを載せたパッケージ全体を組み立てるのは、メモリーメーカー自身の後工程ライン、もしくはTSMCを含むASEやAmkorなどOSATという組合せになります。メモリーメーカーは主に、メモリーの設計・製造、TSVを使ったHBMスタックの形成、一部は2.5Dパッケージ^※3まで自社で対応します。例えば、SKhynixやSamsungは、HBMスタックそのものは自社で作り、さらにHBMを含めた先端パッケージを自前で完結させるターンキーを志向しています。TSMCやOSATはHBM＋ロジック（GPU/AIチップ）＋インターポーザー＋サブストレートをまとめるパッケージの組立サービス技術を担います。特に、TSMCのCoWoS^※4の生産能力はAI向けGPU供給のボトルネックになっている状況です。

^{※3：2.5Dパッケージとは、複数のチップを一つのインターポーザーと呼ばれる基板の上に並べて載せ、高密度に相互接続する半導体の先端パッケージ技術のこと。}

^{※4：Chip on Wafer on Substrate　TSMCが提供する先端パッケージ技術で、シリコンインターポーザーという薄いシリコン基板の上に複数のチップを載せ、その下にパッケージ基板を組み合わせる、2.5D実装と呼ばれる方式。}

　2025年時点でのHBMシェアは「SKhynix」が6割前後、「Micron」が2番手、「Samsung」は3番手とみられています。個々の企業のHBM状況をみてみましょう。

　まず「SKhynix」はHBM4の開発を完了し、2025年末までに大量生産に備えました。「SKhynix」のHBM4はJEDEC仕様を上回り、10,000MT/sのデータ転送速度を誇ります。顧客承認入手後、2026年初頭から出荷を開始し、「NVIDIA」の主要なHBMサプライヤーとなり、この関係が同社の市場シェア拡大を牽引しています。「NVIDIA」の主要サプライヤーとなったことより、「SKhynix」は高付加価値AIメモリー需要の大部分を独占する立場に立ち、「Samsung」を抜いて世界最大のDRAMメーカーとなりました。

　「Samsung」は2026年前半にHBM4の量産開始を目指しています。2025年第3四半期に早期認証のために「NVIDIA」に大量のHBM4サンプルを出荷し始めました。また、「Samsung」は「AMD」のMI450アクセラレータの主要なHBM4サプライヤーであると報じられています。「Samsung」のHBM市場シェアは2024年第2四半期には41%でしたが、「NVIDIA」の承認試験に苦戦したこともあり、2025年第2四半期には17%に急落しました。「Samsung」はHBN3eで「AMD」でのシェア拡大を計ると共に、HBM4で3.3TB/sの帯域数値で「NVIDIA」への返り咲きを狙っています。

　「Micron」は2025年6月にHBM4サンプルの出荷を開始し、「NVIDIA」を含む主要顧客に36GBの12積層を提供しました。量産タイミングは2026年を目標としています。「Micron」は「NVIDIA」のHopper H200およびBlackwell B200 GPUの承認を獲得し、HBM市場シェアを約5%から2025年末までに20〜25%へと拡大しました。「NVIDIA」の承認は、マイクロンの技術と製造能力を裏打ちします。2025年1月、「Micron」はシンガポールにある同社の現施設に隣接する新しいHBM先進パッケージ施設の起工式を行いました。新施設の操業は2026年に開始予定で、AI市場の成長に対応する大幅な増産を準備しています。

　世界のHBM市場は2025年の380億ドルから2026年には580億ドルへの成長が見込まれていましたが、最新のWSTS2026年春季予測で、メモリー市場予測が大きく上方修正されていますので、今後さらに大きい市場規模に見直しされると思われます。このHBMの技術開発競争はメモリー業界を大きく変え、「SKHynix」が「Samsung」を抜いて世界最大のDRAMメーカーとなる要因になっています。最近の決算や市場レポートでは、「Micron」のHBM、特にHBM4の生産キャパシティは2026年分までほぼ契約で埋まっていると言われ、「SKhynix」と「Samsung」も含めて、ほぼ完売状態とされています。

　この供給不足は2027年まで続くとみられています。このようにして、メモリーの供給不足とそれによる価格高騰は2025年の秋から続いており、2026年初旬まではその傾向が猛烈に進み、サプライヤーの価格戦略が大幅に強化されました。2026年第1四半期に契約価格のさらなる上昇が加速したとみられ、従来型DRAM価格はQoQで90〜95%急騰すると予測されています。そこで、「Samsung」は半導体、特にロジックICとメモリーICを中心とした設備投資に、年間50兆ウォン（約6兆円）、研究開発等を含む総投資は100兆ウォン（約12兆円）の規模を投入しています。「SKhynix」も、2024年時点で2024〜2028年の5年間で半導体事業に総額約103兆ウォン（約12兆円）を投資すると発表しています。このうち約8割の82兆ウォン（約10兆円）をHBMなどAI関連メモリー事業に振り向ける計画です。「Micron」は10年間に世界で総額1,500億ドル（約23兆円）を開発・生産に投資する計画です。メモリー各社は巨額投資を積極化していますが、残念ながら早くても2027年～2028年まで実質的な生産貢献は期待できそうにない状況と言われています。

　過去にも2017～2018年にメモリーIC需要の急増が、スマートフォンの搭載量増加、動画配信、SNS、クラウドサービスの拡大によるサーバー増設、PCやサーバー、スマホ内部ストレージのHDDからSSDへの移行で発生しました。この時も既に前述の3社が市場を寡占しており、2017年のメモリーIC市場は対前年比161％、2018年同133％で、2016年768億ドルだった市場が2018年1,651億ドルまで伸長したため、各社共に増産が追いつかず、2016年後半からメモリーICは供給不足で、販売価格が急騰しました。現在のメモリーICは市場規模の違いもあり、2025年対前年比139％、2026年同349％、2027年同132％で、2024年1,665億ドルの市場が2027年10,621億ドルと1兆ドルを超え、規模も期間も桁違いに大きく長くなっており、暫くは目の離せない半導体市場の台風の目となっています。

【プロフィール】
桑原経営戦略研究所　桑原　靖

　1984年に山口大学経済学部卒業後、㈱三菱電機に入社。主に半導体の海外営業営業に携わる。
2003年に㈱日立製作所と両社の半導体部門を会社分割して設立した、新会社ルネサステクノロジに転籍する。転籍後は、主に会社統合のプロジェクト（基幹システム＝ERP）を担当。2010年にNECエレクトロニクス㈱を経営統合して設立されたルネサスエレクトロニクス㈱では、統合プロジェクトや中国半導体販売会社の経営企画なども担当。㈱三菱電機でのドイツ駐在、ルネサスエレクトロニクス㈱での中国駐在を含め、米国及びインドでの長期滞在等の多くの海外経験を持つ。2022年4月末でルネサスエレクトロニクス㈱を退職。